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최신 SoC(시스템 온 칩) 장치는 매일 점점 더 복잡해지고 있습니다. 최신 전자 반도체 장치의 크기와 복잡성이 증가함에 따라 설계 엔지니어는 수동 작업을 줄이고 개발 시간을 단축할 수 있는 모든 가능한 방법을 모색합니다. 실행 가능한 사양에서 직접 설계 파일을 생성하는 사양 자동화는 현재 사용할 수 있는 최고의 솔루션 중 하나입니다.

FUNDAMENTAL NECESSITY: Register Design

모든 SoC에는 다수의 레지스터가 포함되어 있으며, 그 중 다수는 드라이버와 임베디드 코드를 통해 설계를 제어하고 모니터링하는 하드웨어-소프트웨어 인터페이스(HSI)의 일부입니다. 전통적으로 설계자는 Verilog, SystemVerilog, VHDL 또는 SystemC에서 RTL(레지스터 전송 수준) 코드를 직접 작성하여 레지스터를 구현했습니다. 손으로 코딩한 모든 디자인에는 인쇄 오류 및 기타 유형의 실수가 발생할 위험이 있지만 레지스터 구현 코드는 특히 문제가 발생하기 쉽습니다.

이는 레지스터 RTL이 종종 매우 유사한 이름을 가진 긴 레지스터 목록과 이러한 레지스터 내의 많은 필드를 사용하여 다소 반복적이기 때문입니다. 복사하여 붙여넣기 오류는 거의 발생하기 마련이며, 디자인 검토를 통해 항상 문제를 포착하는 것은 아닙니다. 레지스터는 일반적으로 모든 레지스터 그룹, 레지스터, 필드 및 레지스터 유형(읽기/쓰기, 읽기 전용, 섀도우 등)을 설명하는 거대한 스프레드시트로 정의됩니다. 텍스트 사양을 RTL 코드로 수동으로 변환하는 것은 본질적으로 지루하고 위험합니다.

The Apt Solution: Automation

다행스럽게도 사양 자동화는 레지스터에 대해 매우 잘 작동합니다. 실제로 레지스터 자동화는 RTL 생성 기술의 초기 사용 중 하나였습니다. 디자이너들은 실행 가능한 사양을 생성하고 생성 도구가 RTL 작성 작업을 수행하도록 하는 것이 훨씬 더 쉽고 빠르다는 것을 빨리 깨달았습니다. UVM 레지스터와 메모리 맵을 지정하기 위해 다양한 형식을 사용할 수 있으며, 이를 계속 사용하려는 사람들을 위한 친숙한 스프레드시트도 포함됩니다.

레지스터 정의는 SoC 프로젝트 과정에서 여러 번 변경되며 RTL을 수동으로 업데이트하면 더 많은 시간과 위험이 추가됩니다. 자동화 도구는 실행 가능한 사양이 변경될 때마다 간단히 설계를 다시 생성할 수 있습니다. 따라서 디자이너와 전체 개발팀은 자동화된 접근 방식의 이점을 반복적으로 경험합니다. 이러한 이점은 다음 섹션에 요약되어 있습니다.